A fenti kép a Mérés Labor I. című tárgy 4. feladatának felső szintű logikai rajza. A tervezést a Xilinx ISE Webpack-kel csináltam, ez Verilog HDL nyelv használatát jelentette. A kész játékot, mely pingpong játékot szimulál ledsoron, egy FPGA mérőpanelen a valóságban is ki lehetett próbálni. Az egész projekt letölthető a mellékelt fájlból.